IBM stellt Sub-1-Nanometer-Chip mit 0,7-Nanometer-Transistorarchitektur vor

IBM Research kündigte am 25. Juni 2026 die Entwicklung einer Sub-1-Nanometer-Chiptechnologie an. Die 0,7 Nanometer Transistorarchitektur nanostack erschien in Testchips mit etwa 100 Milliarden Transistoren auf fingernagelgroßer Fläche.

Laut IBM erhöht nanostack die Transistordichte gegenüber 2-Nanometer-Designs annähernd um das Doppelte. In Messungen erreichte die Architektur entweder rund 50 Prozent mehr Leistung oder circa 70 Prozent bessere Energieeffizienz; zudem berichteten die Forscher von einer etwa 40 Prozent kleineren Fläche für on-chip SRAM. IBM schätzt, dass ein Beschleuniger auf 7 Angström Basis etwa 9.000 TOPS erreichen könnte gegenüber rund 1.500 TOPS heutiger Beschleuniger und nennt als Beispiel, dass Trainingsläufe für große Modelle so von Monaten auf wenige Wochen schrumpfen könnten.

Der Schritt ist als Forschungsdurchbruch zu werten. IBM nennt einen möglichen Pfad zur Produktion innerhalb der kommenden fünf Jahre, nennt aber keine unmittelbare Kommerzialisierung. Fertigung, Materialfragen und Skalierbarkeit bleiben offen und entscheiden über die praktische Relevanz für KI-Infrastrukturen.